Здравствуйте, koandrew, Вы писали:
K>А вообще у меня рядом с рабочим местом стоит очиститель воздуха с HEPA-фильтром — он очень хорошо устраняет все запахи.
Здравствуйте, alex_public, Вы писали:
_>С чего бы это? Там припой из чистого олова и капли меди или серебра.
Основная опасность при пайке -- пары флюса, свинец при температурах пайки испаряется слабо и до дыхательных путей не долетает. При бессвинцовой пайке флюс в целом более активный и температура выше (а значит, больше продуктов сгорания флюса).
Вот такой. Вообще-то я его купил для другой цели (борьба с пылью, потому он такой здоровый), но он оказался ещё и прекрасным дымоуловителем. Но вообще есть недорогие настольные варианты типа такого:
Здравствуйте, alex_public, Вы писали:
_>А, ну я писал про обычную пайку — там разницы нет вообще, только температуру ставишь градусов на 20 выше и всё. А в случае пасты и печки всё чуть сложнее — там и паста обязательно нужна правильная (должна обеспечивать нужную вязкость и поверхностное натяжение) и термопрофиль нужен совсем другой, специально под эту пасту.
Я использовал пасту SAC305 и рекомендуемый для неё профиль. _>В целом тоже никаких проблем не должно быть, просто надо подобрать нужные материалы и профили. )
Ну и нафига весь этот цирк? Если ты пасту не собираешься жрать ложкой, то нифига тебе не будет. Иначе я бы уже давно копи двинул от того, сколько свинцовых батарей я в детстве переплавил, да и паяльником я в детстве немало орудовал
Всё равно, если уж дело дойдёт до коммерческого производства, то буду заказывать сборку где-то на фабе. Ибо одно дело собрать вручную одну-две платы, и совсем другие — сотни.
_>Ага, у меня тоже что-то подобное. Но всё равно, если носом уткнуться, то не получится не дышать продуктами пайки. Кстати, в этом смысле ещё надо не забывать про подходящий флюс — не токсичный (я как раз такой использую). )
Да мне как-то пофигу на всё это. Жаль что здесь не смог найти старой доброй канифоли — мне так нравился её запах в детстве
Здравствуйте, Иван Дубров, Вы писали:
ИД>Так бессвинцовая пайка в целом опаснее (впрочем, для хобби один хрен -- объёмы не те).
Ну в моём случае в общем-то всё равно, ибо руками я паяю сравнительно немного (в основном только коннекторы и очень изредка какие-нить "черездырочные" компоненты — я ими оооочень редко пользуюсь, предпочитая SMD), а в основном пользуюсь печкой, рядом с которой стоит фильтр. Так что дышать продуктами пайки мне почти не приходится.
Здравствуйте, koandrew, Вы писали: K>SystemVerilog всё равно рулит, ибо вобрал в себя всё лучшее из обоих языков. Даже Xilinx новые свои IP нынче пишет на SV.
То, кто на чём пишет ядра, не показатель ничего.
VHDL со своей строгой типизацией дисциплинирует. Ты сразу приучаешься писать как надо. Тут очень мало шансов выстрелить себе в ногу. В отличие от Верилога, большинство ошибок отлавливает компилятор. Поэтому для начинающих VHDL.
Ну и чисто эстетически Верилог (и его наследник СистемВерилог) ужасен. Когда мне приходится читать код на Верилоге, я плачу кровавыми слезами. Придумать такой уродский синтаксис, находясь в трезмом уме, невозможно. Только по обкурке, не иначе. Бегинендить не надоедает?
Здравствуйте, Alf, Вы писали:
_>>>И чего такого есть в SV, чего не хватает в VHDL? I>>Мне бы тоже интерeсно было бы узнать ответ на этот вопрос.
Alf>видимо того же, чего не хватало Фортрану или Аде и что было в Си. Не?
Не совсем понял ответ. По мне так у Фортрана своя ниша (числодробилка), а у Си своя (системное программирование).
Но это совсем другая тема. Меня интересует VHDL vs. Verilog.
Verilog я не изучал, поэтому и интересно услышать развёрнутый ответ.
Здравствуйте, Alf, Вы писали: _>>>И чего такого есть в SV, чего не хватает в VHDL? I>>Мне бы тоже интерeсно было бы узнать ответ на этот вопрос. Alf>видимо того же, чего не хватало Фортрану или Аде и что было в Си. Не?
И чего же?
Здравствуйте, rising_edge, Вы писали:
_>То, кто на чём пишет ядра, не показатель ничего.
Вообще-то показатель.
_>VHDL со своей строгой типизацией дисциплинирует. Ты сразу приучаешься писать как надо. Тут очень мало шансов выстрелить себе в ногу. В отличие от Верилога, большинство ошибок отлавливает компилятор. Поэтому для начинающих VHDL. Ты на работе на паскале пишешь?
_>Ну и чисто эстетически Верилог (и его наследник СистемВерилог) ужасен. Когда мне приходится читать код на Верилоге, я плачу кровавыми слезами. Придумать такой уродский синтаксис, находясь в трезмом уме, невозможно. Только по обкурке, не иначе. Бегинендить не надоедает?
Я не ослышался — вэхадеэльник жалуется на многабукав? Это просто Как там архитектуры с портмапами поживают? Не надоело одно и то же по сто раз писать? И потом искать ошибки от копипасты?
_>И чего такого есть в SV, чего не хватает в VHDL?
Классы, ООП, интерфейсы, свойства, более ясная семантика для процессов/комбинаторных блоков (always_ff/always_comb/always_latch, а также квантификаторы unique/priority для if/case, clocking blocks, автоматическое подключение портов по имени, упрощённое явное указание подключения, если имя порта совпадает с проводом в подключаемым scope'е (.pin_name вместо .pin_name(pin_name)).
Это то, что пришло в голову за пару минут. Так что оставьте уже это г-но мамонта VHDL на помойке истории и не тыкайте больше палочкой — а то пахнет сильно.
Здравствуйте, Iso12, Вы писали:
I>Verilog я не изучал, поэтому и интересно услышать развёрнутый ответ.
Я в универе изучал оба — сначала VHDL, потом Verilog. Я там выше по теме описал основные преимущества SV. Сейчас сам пишу весь код исключительно на нём. I>Но это совсем другая тема. Меня интересует VHDL vs. Verilog.
SV проще, удобнее, понятее, современнее, поддерживает основные концепции ООП, есть очень много полезных фишек (типа квантификатора priority case, которые позволяют сказать синтезатору, что некоторые варианты ветвей "равнее" других, и потому для них нужно синтезировать наиболее короткий datapath, или unique, заставляющий синтезатор убедиться, что подветки действительно mutually exclusive), и т.д. Так что если у вас есть право выбора языка (то есть он не навязан вам, к примеру, боссом на работе, или профессором универа), то выбор как бы очевиден ИМХО.
Здравствуйте, koandrew, Вы писали:
K> Ты на работе на паскале пишешь?
Мы с вами на брудершафт не пили.
_>>Ну и чисто эстетически Верилог (и его наследник СистемВерилог) ужасен. Когда мне приходится читать код на Верилоге, я плачу кровавыми слезами. Придумать такой уродский синтаксис, находясь в трезмом уме, невозможно. Только по обкурке, не иначе. Бегинендить не надоедает? K>Я не ослышался — вэхадеэльник жалуется на многабукав? Это просто Как там архитектуры с портмапами поживают? Не надоело одно и то же по сто раз писать? И потом искать ошибки от копипасты?
Ась? Копипастить что?
_>>И чего такого есть в SV, чего не хватает в VHDL? K>Классы, ООП, интерфейсы, свойства,
ООП-фетишизм? Я даже представить не могу, зачем мне это нужно для дизайна железа.
> более ясная семантика для процессов/комбинаторных блоков (always_ff/always_comb/always_latch, а также квантификаторы unique/priority для if/case, clocking blocks,
Больше, больше костылей и подпорок. Verilog и так убог, сделаем его ещё больше убогим.
Здравствуйте, rising_edge, Вы писали:
_>Мы с вами на брудершафт не пили.
В интернете принято обращаться на "ты", не нравится — кнопка "закрыть" находится наверху окна.
_>Ась? Копипастить что?
Ещё скажи, что ты все эти портмапы со 100500 портами каждый раз с нуля руками набиваешь
_>ООП-фетишизм? Я даже представить не могу, зачем мне это нужно для дизайна железа.
Почитай про AXI Verification IP — узнаешь.
_>Больше, больше костылей и подпорок. Verilog и так убог, сделаем его ещё больше убогим.
Очень веский аргумент
Здравствуйте, koandrew, Вы писали:
K>Здравствуйте, rising_edge, Вы писали:
_>>Мы с вами на брудершафт не пили. K>В интернете принято обращаться на "ты", не нравится — кнопка "закрыть" находится наверху окна.
Молодой человек, может, у вас там в канадских интернетах и принято тыкать всем подряд, но к незнакомым людям обращаются на "вы" независимо от среды.
_>>Ась? Копипастить что? K>Ещё скажи, что ты все эти портмапы со 100500 портами каждый раз с нуля руками набиваешь
Я чего-то не знаю про Верилог? Там разве нет портмапов? Как же там 100500 не руками набивать?
_>>ООП-фетишизм? Я даже представить не могу, зачем мне это нужно для дизайна железа. K>Почитай про AXI Verification IP — узнаешь.
Ненене, мне про верификацию не надо. Мне про разработку с применением ООП расскажите. Особенно про наследование.
_>>Больше, больше костылей и подпорок. Verilog и так убог, сделаем его ещё больше убогим. K>Очень веский аргумент
Смотрите, не разбейте лицо.
Здравствуйте, rising_edge, Вы писали:
_>Молодой человек, может, у вас там в канадских интернетах и принято тыкать всем подряд, но к незнакомым людям обращаются на "вы" независимо от среды.
Мне всё с тобой понятно — агрументов у тебя нет. Так что свободен! Только не забудь песочек за собой прибрать
Здравствуйте, koandrew, Вы писали:
K>Здравствуйте, rising_edge, Вы писали:
_>>Молодой человек, может, у вас там в канадских интернетах и принято тыкать всем подряд, но к незнакомым людям обращаются на "вы" независимо от среды. K>Мне всё с тобой понятно — агрументов у тебя нет. Так что свободен! Только не забудь песочек за собой прибрать
Конкретно в этом месте я с Вашим оппонентом согласен.
Ты на работе на паскале пишешь?
