Здравствуйте, koandrew, Вы писали:
K>Здравствуйте, Kernan, Вы писали:
K>>Ты можешь попробовать получить деньги на разработку мегасистемы в обмен на публикацию схематики, кода и все элементной базы которую использовал, а также демонстрацию рабочего устройства и гайд для сборки всей системы чтобы каждый потом смог собрать такую же сам. Что-то вроде проекта ReRap. K>Я это и так сделаю
Это само собой, но в случае с краудфандингом ты ещё и частично окупишь затраты.
Здравствуйте, Kernan, Вы писали:
K>Здравствуйте, koandrew, Вы писали:
K>>Ага — дайте мне 100000$ — я хочу сделать себе мегасистему K>Ты можешь попробовать получить деньги на разработку мегасистемы в обмен на публикацию схематики, кода и все элементной базы которую использовал, а также демонстрацию рабочего устройства и гайд для сборки всей системы чтобы каждый потом смог собрать такую же сам. Что-то вроде проекта ReRap.
Если это превратить в обучающий проект это одно. Правда это будет интересно далеко не всем. Иначе я не понимаю, что инновационного в работе ТС? Железяк для CV всего и вся вроде хватает.
K>Ну про это я в курсе. Просто для многих задач Zynq — это аццкий оверкилл, да ещё и дорогущий. K>Вот скажи мне — нафига там нужен линукс? Ну помимо because I can
Zynq хорошо подойдёт там, где вам нужно внешние управление FPGA. Или для больших задач, где на FPGA реализовать решение очень сложно и трудоёмко. Тогда основная программа пишется для ARM процессоров а на ПЛИСах реализовываются Со-процессоры для расспараллеливания задичи. Zynq тем хорош, что имеет скоростную шину между АРМ процессором и ФПГА. Между ними используется AXI4 (part of the ARM AMBA® 3.0 open standard).
K>Моё мнение — за очень редкими исключениями линукс на ПЛИС нафиг не нужен (за пределами "чисто поиграться"), т.к. только напрасно жрёт ресурсы системы и увеличивает латентность. RTOS вполне достаточно для большинства типовых задач, а для того, чтобы выжать максимум производительности и энергоэффективности, нужно писать под голое железо.
Zynq поддерживает не только Линух, есть и RTOS. Вот здесь список всех ОС.
Я пока это дело только изучаю. Я себе вот этот board приобрёл и читаю вот эту книжку. Очень интересно.
Здравствуйте, Iso12, Вы писали:
I>Zynq хорошо подойдёт там, где вам нужно внешние управление FPGA. Или для больших задач, где на FPGA реализовать решение очень сложно и трудоёмко. Тогда основная программа пишется для ARM процессоров а на ПЛИСах реализовываются Со-процессоры для расспараллеливания задичи.
В большинстве случаев Microblaze soft-core вполне достаточно для этих целей. "Железный" процессор нужен либо когда критична латентность, либо когда нужна большая вычислительная мощность под задачи, которые по той или иной причине не реализовали в "железе". Ибо процессорные ядра могут работать на частотах до 1 ГГц (в зависимости от speed grade'а чипа), в то время как Microblaze не разогнать выше 200 МГц (на Artix'ах, на более серьёзных чипах он работает быстрее). I>Zynq тем хорош, что имеет скоростную шину между АРМ процессором и ФПГА. Между ними используется AXI4 (part of the ARM AMBA® 3.0 open standard).
У него внутренняя шина AXI3, которая несколько отличается от AXI4. Кстати Microblaze тоже имеет такую шину, точнее даже две — одна для кода, вторая — для данных.
I>Zynq поддерживает не только Линух, есть и RTOS. Вот здесь список всех ОС.
Я в курсе. А вот ты наверное не в курсе, что и Microblaze поддерживает всё это
I>Я пока это дело только изучаю. Я себе вот этот board приобрёл и читаю вот эту книжку. Очень интересно.
Я бы на твоём месте взял Arty-Z7-20 — она стоит лишь немного больше, чем Зибо, но зато там более мощный чип. Хотя тут, конечно, есть ещё вопрос, какая периферия тебе нужна. Лично для меня не проблема разработать и сделать плату расширения с нужной мне периферией, но допускаю, что кому-то не захочется возиться с этим, и они предпочтут, чтобы всё было искаропки, ну или хотя бы на уже готовых платах расширения.
I>Успехов
Взаимно!
Я планирую как-нить заняться разводкой платы под Zynq, но пока останавливает две вещи — во-первых, недорогие модели поставляются только в корпусах с 0.8 мм шагом шаров (что потребует более тонкий == дорогой техпроцесс 0.125/0.125 мм треки/0.25 мм отверстия или лучше), во-вторых, для полной разводки нужна минимум шестислойная (а то и восьмислойная) плата, которая тоже стоит немалых денег.
Только что проверил работу своего доморощенного контроллера оперативной памяти типа HyperRAM на своей плате (на ней установлено два таких чипа, по 16x4Мбит=64Мбит каждый, оставшиеся две BGAшки на плате). Контроллер работает с обоими чипами одновременно, по сути получая общую шину в 16 бит. При этом чипы работают в режиме DDR на частоте в 166.667 МГц (то есть эффективная частота 333.334 МГц), суммарно обеспечивая полосу пропускания в ~667 Мбит/с, что примерно соответствует самым медленным чипам DDR3.
Контроллер написал примерно недели за две вечерами после работы. Он, конечно, ещё сыроват, однако тот факт, что он вообще завёлся на реальном железе, имеет для меня очень большое значение. Если честно, то мне очень нетерпелось запиндюрить его на железо и посмотреть, что из этого выйдет
Ну и для любителей задать вопрос "а нафига" — вот списочек достижений:
1. Научился работать со встроенными примитивами tristate ввода/вывода в режиме DDR, дифференциального вывода (для тактового сигнала), а также примитивом задержки ввода (нужно для обеспечения setup time для входных триггеров в режиме чтения шины).
2. Научился работать с MCMM/PLL. В принципе тут невелика заслуга — всего-то надо потыкать мышкой в менюшки. Но на нём я научился встраивать в свой код IP-компоненты, сгенерированные средой.
3. Научился работать с FIFO на базе имеющихся на чипе Block RAM, а также с их использованием "маршаллить" данные между разными тактовыми доменами — главный модуль работает на частоте в 100 МГц, в то время как сам контроллер работает на частоте памяти — 166 МГц.
4. Т.к. эти частоты не кратны друг другу, пришлось проявить некоторую креативность при борьбе с нарушениями таймингов. Оказалось, что если с выхода триггера напрямую управлять сигналом CE (Clock Enable) сразу 10 буферов ввода/вывода (да ещё и расположенных в разных "байт-регионах" FPGA), то роутер оказывается не в состоянии расположить триггер так, чтобы обеспечить нужные тайминги сразу для всех буферов. Покупать же более быструю версию чипа (для которой роутер нормально разводил) не хотелось. После некоторого чесания репы придумал решение — дополнительно пробуферизировать сигнал к каждому буферу отдельным триггером. На этот раз роутер сумел раскидать эти буферные триггеры так, что все сигналы доходили вовремя — хотя и выплюнул мне ворнинг, что типа так делать не рекомендуется, и лучше использовать сигнал CE
5. Освоил эффективную работу с симулятором, а также разработал testbench, в котором использовал распространяемые производителем чипов памяти модели. Правда, оказалось, что железо работает немного не так, как их симулятор — но это уже история для другого раза
6. Научился работать с ILA (Integrated Logic Analyzer) в процессе дебага прошивки на реальном железе. Думается мне, что из его названия понятно, зачем он нужен
7. Подтвердил, что развёл эти чипы правильно, верно рассчитал ширину дорожек для нужного импеданса (и производитель плат не подкачал, хоть я и не заказывал controlled impedance дабы съэкономить бабло), выдержал требования по выравниванию длины дорожек, а также корректно развёл дифференциальные линии тактового сигнала. Ну и само собой подтвердил, что все BGAшки на плате пропаялись без проблем и "непропаев". Лично для меня это самое главное достижение, т.к. в этом было больше всех сомнений
Вообще если честно, эти чипы мне очень сильно понравились — они сравнительно дешёвые ($3.3 за чип при покупке "поштучно"), весьма неприхотливы в плане разводки, требуют всего 12 пинов, что позволяет легко развести даже несколько чипов на 4-слойной плате(для сравнения — DDR3 требует 50+ пинов, и развести его на 4-слойке весьма непросто), используют очень простой протокол — его описание умещается на всего нескольких страницах даташита — что делает контроллер очень простым и компактным в плане использования ресурсов FPGA (мой двухчиповый контроллер использует 348 триггеров и 299 LUT-ячеек, в то время как контроллер DDR3 занимает 10000+ ячеек), также — что для меня очень важно — поставляются в корпусах с шагом шаров в 1 мм, что позволяет использовать очень дешёвый 0.15/0.15/0.3 техпроцесс для платы (DDR2/3/3L бывают только в корпусах с шагом в 0.8 мм, что требует существенно более дорогой 0.125/0.125/0.25 процесс). Из недостатков можно отметить относительно невысокую скорость работы — отчасти это можно компенсировать размещением нескольких чипов "в параллель", а также сравнительно небольшой объём памяти (пока реально доступны на рынке только 8-мегабайтные чипы, хотя производитель и обещает выпускать более ёмкие чипы). Последний недостаток более серьёзный, т.к. разводить целые вязанки чипов может оказаться не так уж и просто — для получения 1 Гигабита придётся разводить аж 16 чипов. Но пока мне не требуется большой объём памяти, а как потребуется — ну придётся возиться с DDR3
Теперь осталось только проверить чип моста в USB — но с ним должно быть всё просто
Здравствуйте, koandrew, Вы писали:
K>Только что проверил работу своего доморощенного контроллера оперативной памяти типа HyperRAM на своей плате
Можно вопрос по HyperRAM? Как у нее с произвольным доступом? Когда тестили SDRAM vs DDR3, оказалось что на произвольном доступе DDR3 бессовесно сливает старой доброй EDO SDRAM, работающей на частотах >120МГц. На burst пакетах конечно скорость огого. Кэширующие контроллеры есть только за очен ь большие деньги в качестве IP.
Вопрос, можно ли HyperRAM использовать в сценариях где нужно иметь предсказуемую и разумную задержку при доступе к произвольному адресу памяти? Или эти сценарии не для нее? По даташитам 40ns latency, но для какого случая, при беглом прочтении не понял.
Здравствуйте, Alf, Вы писали:
Alf>Можно вопрос по HyperRAM? Как у нее с произвольным доступом? Когда тестили SDRAM vs DDR3, оказалось что на произвольном доступе DDR3 бессовесно сливает старой доброй EDO SDRAM, работающей на частотах >120МГц. На burst пакетах конечно скорость огого.
Как и в любом протоколе, где команды и данные передаются по одной и той же линии, предпочтительнее использовать burst'ы, т.к. они позволяют амортизировать оверхед от передачи командной последовательности в начале транзакции.
Alf>Кэширующие контроллеры есть только за очен ь большие деньги в качестве IP.
Посмотри вот на это. Оно бесплатно. Я в детали не вникал, но на первый взгляд вроде то, что тебе нужно.
Alf>Вопрос, можно ли HyperRAM использовать в сценариях где нужно иметь предсказуемую и разумную задержку при доступе к произвольному адресу памяти? Или эти сценарии не для нее? По даташитам 40ns latency, но для какого случая, при беглом прочтении не понял.
Предсказуемую — да, а разумность зависит от задачи. По сути эти чипы представляют из себя псевдо-SRAM, то есть матрицы DRAM объединены на одном кристалле с контроллером, которые отвечает за "обслуживание" массива типа рефреша. Имеются два варианта поведения — максимальная производительность (тогда во время C&C фазы чип сообщает, нужна ли дополнительная задержка из-за происходящего в данный момент рефреша), либо фиксированная латентность (чип всегда использует двойную задержку). В первом случае латентность получается 2 * Tclk + Tacc или 2 * Tclk + 2 * Tacc (то есть при частоте в 166 МГц получается 48 и 84 нс соответственно), во втором — фиксированные 2 * Tclk + 2 * Tacc (84 нс). Они отсчитывают Tacc от третьего такта, потому что первый байт командного слова определяют, идёт ли запрос к собственно памяти, или регистровому пространству (в нём находятся конфигурационные регистры, а также служебная информация о чипе, таймингах и т.д.), к которому доступ идёт без латентности.
То есть, как видишь, концептуально чип похож на первый DDR с его 2n prefetch, разве что наличие бортового контроллера существенно упрощает работу с памятью.
Да, и ещё — эти чипы существуют для двух рабочих напряжений — 3..3.3 В и 1.8 В, причём трёхвольтовые используют обычную (не дифферециальную) линию тактового сигнала, и работают только на 100 МГц, в то время как 1.8-вольтовые требуют дифференциальный клок, но бывают в трёх модификациях — под частоты 100, 133 и 166 МГц. У меня на плате стоят 1.8-вольтовые чипы на 166 МГц, потому само собой соответствующий банк FPGA питается 1.8 В, для работы использую стандарты HSTL_II_18 и DIFF_HSTL_II_18 для обычных DDR пинов и клока соответственно, для остальных сигналов (CS, сброс, строб) использую обычный LVCMOS18.
Круто.
K>4. Т.к. эти частоты не кратны друг другу, пришлось проявить некоторую креативность при борьбе с нарушениями таймингов. Оказалось, что если с выхода триггера напрямую управлять сигналом CE (Clock Enable) сразу 10 буферов ввода/вывода (да ещё и расположенных в разных "байт-регионах" FPGA), то роутер оказывается не в состоянии расположить триггер так, чтобы обеспечить нужные тайминги сразу для всех буферов. Покупать же более быструю версию чипа (для которой роутер нормально разводил) не хотелось. После некоторого чесания репы придумал решение — дополнительно пробуферизировать сигнал к каждому буферу отдельным триггером. На этот раз роутер сумел раскидать эти буферные триггеры так, что все сигналы доходили вовремя — хотя и выплюнул мне ворнинг, что типа так делать не рекомендуется, и лучше использовать сигнал CE
Когда брал митовский 6.004х на лабах по дизайну процессора строго на строго рекомендовали не буферизировать clk.
I>>Zynq тем хорош, что имеет скоростную шину между АРМ процессором и ФПГА. Между ними используется AXI4 (part of the ARM AMBA® 3.0 open standard). K>У него внутренняя шина AXI3, которая несколько отличается от AXI4. Кстати Microblaze тоже имеет такую шину, точнее даже две — одна для кода, вторая — для данных.
Да действительно, посмотрел Technical Reference Manual на Zynq, там пишут что AXI3, а в книге мне почему-то рассказывают про AXI4.
Если я правильно понял, у Zynq-a 9 интерфейсов AXI:
AMBA AXI interfaces for primary data communication
• Two 32-bit AXI master interfaces
• Two 32-bit AXI slave interfaces
• Four 64-bit/32-bit configurable, buffered AXI slave interfaces with direct access to DDR memory and OCM, referred
to as high-performance AXI ports
• One 64-bit AXI slave interface (ACP port) for coherent access to CPU memory
I>>Я пока это дело только изучаю. Я себе вот этот board приобрёл и читаю вот эту книжку. Очень интересно. K>Я бы на твоём месте взял Arty-Z7-20 — она стоит лишь немного больше, чем Зибо, но зато там более мощный чип. Хотя тут, конечно, есть ещё вопрос, какая периферия тебе нужна. Лично для меня не проблема разработать и сделать плату расширения с нужной мне периферией, но допускаю, что кому-то не захочется возиться с этим, и они предпочтут, чтобы всё было искаропки, ну или хотя бы на уже готовых платах расширения.
Сравнил эти две модели, вроде по перефирии не отличичаются, FPGA там помощней, это да.
K>Я планирую как-нить заняться разводкой платы под Zynq, но пока останавливает две вещи — во-первых, недорогие модели поставляются только в корпусах с 0.8 мм шагом шаров (что потребует более тонкий == дорогой техпроцесс 0.125/0.125 мм треки/0.25 мм отверстия или лучше), во-вторых, для полной разводки нужна минимум шестислойная (а то и восьмислойная) плата, которая тоже стоит немалых денег.
В домашних условиях это конечно будет высший пилотаж. Тогда можешь делать evaluation board или клиенские платы для FPGA под заказ.
I>Да действительно, посмотрел Technical Reference Manual на Zynq, там пишут что AXI3, а в книге мне почему-то рассказывают про AXI4. I>Если я правильно понял, у Zynq-a 9 интерфейсов AXI:
Я вообще советую вам прочитать этот мануал — возможно, пропустив некоторые некасающиеся вас секции. Лично я полгода назад его читал, и должен сказать, что написан он очень хорошо! Все бы мануалы такими были!
I>Сравнил эти две модели, вроде по перефирии не отличичаются, FPGA там помощней, это да.
Под периферией я подразумеваю всякие чипы/разъёмы, стоящие на плате. Они отличаются.
I>В домашних условиях это конечно будет высший пилотаж. Тогда можешь делать evaluation board или клиенские платы для FPGA под заказ.
Для этого надо будет освоить Lead-free процесс, ибо продавать не-LF девайсы у нас запрещено.
K>Я вообще советую вам прочитать этот мануал — возможно, пропустив некоторые некасающиеся вас секции. Лично я полгода назад его читал, и должен сказать, что написан он очень хорошо! Все бы мануалы такими были!
Спасибо за советы. Пишите о ваших проектах здесь дельше. Интересно будет почитать.
Здравствуйте, koandrew, Вы писали:
I>>В домашних условиях это конечно будет высший пилотаж. Тогда можешь делать evaluation board или клиенские платы для FPGA под заказ. K>Для этого надо будет освоить Lead-free процесс, ибо продавать не-LF девайсы у нас запрещено.
Ну лично я изначально только такой процесс и использую, в том числе и дома. Потому как нет желания лишний раз дышать парами свинца. И никаких проблем при такой пайке не чувствуется.
P.S. Поздравляю с достижением — не у всех такая серьёзная платка работает с первого раза. )
Здравствуйте, alex_public, Вы писали:
_>Ну лично я изначально только такой процесс и использую, в том числе и дома. Потому как нет желания лишний раз дышать парами свинца. И никаких проблем при такой пайке не чувствуется.
Так бессвинцовая пайка в целом опаснее (впрочем, для хобби один хрен -- объёмы не те).
Здравствуйте, alex_public, Вы писали:
_>Ну лично я изначально только такой процесс и использую, в том числе и дома.
Я пробовал паять схему с QFN'ом пастой LF, но получилить мосты. А со свинцовой пастой всё прошло без проблем.
_>Потому как нет желания лишний раз дышать парами свинца. И никаких проблем при такой пайке не чувствуется.
Ну в этот раз мне пришлось дышать дымом от расплавившегося коннектора А вообще у меня рядом с рабочим местом стоит очиститель воздуха с HEPA-фильтром — он очень хорошо устраняет все запахи.
_>P.S. Поздравляю с достижением — не у всех такая серьёзная платка работает с первого раза. )
Строго говоря, это второй "подход к снаряду". Просто в первой ревизии я ещё до сборки нашёл кучу косяков, потому собирать не было смысла.
Здравствуйте, koandrew, Вы писали:
_>>Ну лично я изначально только такой процесс и использую, в том числе и дома. K>Я пробовал паять схему с QFN'ом пастой LF, но получилить мосты. А со свинцовой пастой всё прошло без проблем.
А, ну я писал про обычную пайку — там разницы нет вообще, только температуру ставишь градусов на 20 выше и всё. А в случае пасты и печки всё чуть сложнее — там и паста обязательно нужна правильная (должна обеспечивать нужную вязкость и поверхностное натяжение) и термопрофиль нужен совсем другой, специально под эту пасту. В целом тоже никаких проблем не должно быть, просто надо подобрать нужные материалы и профили. )
_>>Потому как нет желания лишний раз дышать парами свинца. И никаких проблем при такой пайке не чувствуется. K>Ну в этот раз мне пришлось дышать дымом от расплавившегося коннектора А вообще у меня рядом с рабочим местом стоит очиститель воздуха с HEPA-фильтром — он очень хорошо устраняет все запахи.
Ага, у меня тоже что-то подобное. Но всё равно, если носом уткнуться, то не получится не дышать продуктами пайки. Кстати, в этом смысле ещё надо не забывать про подходящий флюс — не токсичный (я как раз такой использую). )
