Смотрел тут сообщения 2005 года и наткнулся на вот такое
понятно, что может быть удастся сделать технологическую норму 65 нанометров, которая даст прирост производительности процентов 30, но дальше уменьшить размер транзистора уже природа не даст.
Здравствуйте, Pavel Dvorkin, Вы писали: PD>Смотрел тут сообщения 2005 года и наткнулся на вот такое PD>
PD>понятно, что может быть удастся сделать технологическую норму 65 нанометров, которая даст прирост производительности процентов 30, но дальше уменьшить размер транзистора уже природа не даст.
Это не очень далеко от истины:
В транзисторах «14-нм» чипа Intel Broadwell нет ни единого элемента с характерным размером 14 нм: ширина гребней (fin width) — 8 нм, расстояние между гребнями (fin pitch) — 42 нм, высота гребней (fin height) — те же 42 нм, расстояние между затворами соседних транзисторов (gate pitch) — 70 нм, расстояние между соединительными шинами (interconnect pitch) — 52 нм, высота транзисторной ячейки (cell height) — 399 нм
Эффективная длина канала в технологиях 90 нм и 32 нм.
Эффективная длина канала в технологиях 90 нм и 32 нм. Транзисторы сняты в одном и том же масштабе. Полукруги на рисунках — это форма дополнительного слабого подлегирования стоков (LDD, lightly doped drain), делаемого для уменьшения ширины pn-переходов.
...
То есть натурально “раньше у нас была длина канала 65 нм и площадь ячейки памяти Х, а теперь длина канала 54 нм, но мы ужали металлизацию, и теперь площадь ячейки стала Х/5, что примерно соответствует переходу от 65 до 28 нм. Так давайте всем скажем, что у нас проектные нормы 28 нм, а про длину канала 54 нм никому говорить не будем?” Справедливости ради, “ужали металлизацию” — это тоже важное достижение, и какое-то время после начала проблем с миниатюризацией собственно транзисторов озвученным проектным нормам соответствовала минимальная ширина металлизации, размер контакта к транзистору или еще какая-нибудь цифра на топологии. Но дальше начались пляски с FinFET транзисторами, у которых ключевые размеры никак не связаны с разрешением литографии, скорости миниатюризации транзисторов и всего остального окончательно разошлись, и единственной нормальной цифрой осталась площадь ячейки памяти, на основе которой нам сейчас и сообщают про “10”, “7” и “5” нанометров.
Просто давно уже мерить стали несколько другое. Раньше уменьшение ТП приводило к увеличению тактовой частоты, теперь в основном только плотность размещения транзисторов повышается (грубо говоря за счёт их формы).
Термин «5 нанометров» не имеет никакого отношения к какой-либо фактической физической характеристике (такой как длина затвора, шаг проводников или шаг затвора) транзисторов. Согласно прогнозам, содержащимся в обновлении Международной дорожной карты для устройств и систем на 2021 год, опубликованном Ассоциацией стандартов IEEE Industry Connection, ожидается, что узел длиной 5 нм будет иметь шаг контактного затвора 51 нанометр и максимально плотный шаг металла 30 нанометров. В коммерческой практике «5 нм» используется в основном как маркетинговый термин отдельными производителями микросхем для обозначения нового, улучшенного поколения кремниевых полупроводниковых чипов с точки зрения увеличения плотности транзисторов (то есть более высокой степени миниатюризации), увеличения скорости и снижения энергопотребления по сравнению с предыдущим 7-нм процессом.
P.S. С другой стороны одно ядро какого-нибудь P4 на 3 Ггц, раз в 5 уступает современному Intel Core по IPC на схожей частоте, поэтому какая разница какой там реальный ТП и частота.
4>Это не очень далеко от истины:
довольно глупая штука эти нанометры, не понимаю, почему не говорят тупо количество транзисторов на квадратный миллиметр подложки
Как много веселых ребят, и все делают велосипед...
Здравствуйте, ononim, Вы писали:
O>довольно глупая штука эти нанометры, не понимаю, почему не говорят тупо количество транзисторов на квадратный миллиметр подложки
Здравствуйте, ononim, Вы писали:
4>>Это не очень далеко от истины: O>довольно глупая штука эти нанометры, не понимаю, почему не говорят тупо количество транзисторов на квадратный миллиметр подложки
Вероятно с позиции маркетинга это выглядит менее привлекательно.
Хотя вот свежая новость:
На проходящей в эти дни конференции IEDM 2023 компания Intel сообщила о ряде достижений, которые продлят работу закона Мура. Плотность транзисторов на единицу площади продолжит увеличиваться прежними или близкими к прежним темпами, обещая дойти к 2030 году до триллиона транзисторов в одном процессоре.
...
Ещё в мае стало известно, что Intel намерена внедрить в одном из будущих поколений процессоров многоуровневую компоновку транзисторов. Речь идёт о вертикальном расположении комплементарных полевых транзисторов (CFET). На конференции представитель компании сообщил, что это будут первые в индустрии решения такого рода, шаг затвора которых составит до 60 нм.
Здравствуйте, 4058, Вы писали:
4>Просто давно уже мерить стали несколько другое. Раньше уменьшение ТП приводило к увеличению тактовой частоты, теперь в основном только плотность размещения транзисторов повышается (грубо говоря за счёт их формы).
Я так понимаю, тепловыделение уменьшается, за счет уменьшения размеров (а, значит, и емкости) паразитных конденсаторов. И поэтому получается больше всякого разного на кристалл затолкать, при сравнимом теплопакете (или сильно уменьшить теплопакет, сохранив старую производительность, что более актуально для всяких носимых-встраиваемых устройств).
Здравствуйте, Pavel Dvorkin, Вы писали:
PD>Смотрел тут сообщения 2005 года и наткнулся на вот такое
кинь ссыль на сообщение а то мне ещё лет 5 назад на хоботе (ixbt) с пеной у рта доказывали (бросаясь ссылками на статьи на хабре от каких то невостребованных учёных-недоучек) что даже 5 нм под большим вопросом, а дальше якобы "почти гарантированный" тупик ..
потом когда этот тип приобрёл 5 нм RTX 40, и на вопрос — "чё же назад то сдал фраер ?" (c), он начал орать что это не настоящие 5 нм, а он якобы говорил про какой то "настоящий 5 нм техпроцесс" (про который в природе никто и слыхать не слыхивал, т.к. после 45 nm все техпроцессы маркетинговые) ..
(ну и на его ссылях на Хабре речь шла именно о высокой вероятности невозможности создания именного маркетингового техпроцесса TSMC 5 nm, и практически гарантированной невозможности ещё более низких техпроцессов),
после того как я указал ему на это, он просто стал меня игнорить .. редкостный петух
Здравствуйте, xma, Вы писали:
xma>кинь ссыль на сообщение а то мне ещё лет 5 назад на хоботе (ixbt) с пеной у рта доказывали (бросаясь ссылками на статьи на хабре от каких то невостребованных учёных-недоучек) что даже 5 нм под большим вопросом, а дальше якобы "почти гарантированный" тупик ..
Здравствуйте, ononim, Вы писали:
O>довольно глупая штука эти нанометры, не понимаю, почему не говорят тупо количество транзисторов на квадратный миллиметр подложки
Даже это не имеет значения — в системном блоке полно пустого места под транзисторы.
Имеют значение только цена и энергопотребление транзистора.
Тактовая частота почти перестала расти, остается считать только ядра и эффективность архитектуры.
За счёт последовательных улучшений и совершенствования данного оборудования Canon даже рассчитывает создать условия для выпуска 2-нм изделий на этих машинах. При этом сам по себе метод обработки кремниевых пластин, применяемый Canon, имеет больше общего с печатью, а не фотолитографией как таковой, поскольку для переноса микроскопических структур интегральных микросхем на кремниевую пластину принцип проекции изображения вообще не используется.
Однако есть один нюанс. Классическая фотолитография позволяет обрабатывать целые пластины одновременно, хотя и в несколько этапов, то есть это довольно быстрый процесс. NIL-литография на такое не способна, что замедляет процесс производства. Насколько именно он медленнее, издания и Canon не приводят.
PD>понятно, что может быть удастся сделать технологическую норму 65 нанометров, которая даст прирост производительности процентов 30, но дальше уменьшить размер транзистора уже природа не даст.
Нормы производства не равны размеру транзитора.
И речь была о традиционном кремниевом тразисторе, скорее всего, у которого довольно высокое пороговое напряжение, низкая подвижность и плотность свободных носителей заряда — отсюда ограничения.
Сейчас различными нано-ухищрениями это пороговое напряжение чуть снизили, вкупе с ухищрениями по повышению подвижности свободных носителей в кремии и их плотностью.
Здравствуйте, Pavel Dvorkin, Вы писали:
PD>Смотрел тут сообщения 2005 года и наткнулся на вот такое
PD>
PD>понятно, что может быть удастся сделать технологическую норму 65 нанометров, которая даст прирост производительности процентов 30, но дальше уменьшить размер транзистора уже природа не даст.
Сорян за почти некропостинг. 65нм можно сделать на ранее закупленном оборудовании AMD, рассчитанном на 90нм. Читал статью, что это реально.
а то мне ещё лет 5 назад на хоботе (ixbt) с пеной у рта доказывали (бросаясь ссылками на статьи на хабре от каких то невостребованных учёных-недоучек) что даже 5 нм под большим вопросом, а дальше якобы "почти гарантированный" тупик .. 
редкостный петух
